ESD防护设计介绍

1.ESD防护设计原则
(1)透明性
指的是在芯片正常工作时，用作ESD防护的半导体器件需要处于不工作状态，不能对芯片的正常工作产生干扰，而在ESD脉冲来临时，这些防护器件才能开启并工作。当ESD脉冲过后，这些器件又要能够及时关闭，否则也会影响芯片的正常工作，这就要求这些防护器件要有比芯片的正常工作电压更高的维持电压，否则可能会引起闩锁效应导致芯片无法正常工作。上述提到的是针对绝大部分应用场合都需要满足的情况，而在某些特殊需求的情况下，对于防护器件的透明性则有更高的要求。比如在低功耗应用场景下防护器件的漏电流要足够低，应用于高速接口的防护器件电容值要足够低等。

(2)有效性

有效性指的是防护器件要能够很好的对芯片内部的核心电路起到保护作用，即当ESD脉冲到来时，防护器件要能够正常开启，这在电学特性上体现为器件的触发电压要低于芯片内部的击穿电压，并且开启的速度要足够快，这样才能及时地泄放ESD电流，保证芯片内部核心电路的安全，否则可能会出现核心电路已经损坏，而防护器件还没有开启的情况。但是对于防护器件有效性的要求也不仅仅局限于快速开启，在开启后要有足够低的导通电阻，将电压钳位在比较低的水平，否则也有可能对核心电路产生破坏。尤其是现在随着工艺制程的进步，核心电路中MOS管的栅氧厚度已经变得越来越薄，这就要求防护器件的电压钳位能力也要很高，这无疑是对有效性提出了更严苛的条件。

(3)鲁棒性

鲁棒性指的是防护器件本身需要对ESD脉冲有一定的抵御能力，必须满足ESD防护等级，这样才能在保证自身安全的情况下保护芯片的安全，否则也无法真正起到防护效果。鲁棒性好意味着器件的失效电流要足够高。

2.ESD防护设计窗口

ESD设计窗口对防护器件的设计提出了多个要求，第一个就是其开始工作的电压，即触发电压(如下图V_t)应大于V_DD，不能影响被保护的电路正常工作，同时触发电压还应当小于芯片的失效电压(如下图BVOX)，应当在被保护的芯片失效前就开始工作，实际中需要在安全电压范围内尽可能减小触发电压以提高防护器件有效性；第二个就是为了防止闩锁效应的发生，维持电压(如下图V_h)通常需要设置得比V_DD更高，实际中维持电压需要尽量提高；第三个是二次失效电流需要尽可能的高，以免流过防护器件的电流轻易达到这个值后发生不可逆的热击穿被烧毁；最后值得注意的还有安全裕量，考虑到理论和实际的差别以及V_DD可能发生波动，预设10%~20%的裕量，比如对于USB3.0接口，其工作电压一般是5V，那么维持电压应至少达到5.5 V。

3.ESD测试方法分析及失效判定

3.1HBM和MM测试方法

HBM和MM下的ESD现象十分相似，区别就是带电的对象是人体还是机器，因此两者在测试时可以采用相同的测试仪器和测试管脚组合。正如前面所说，ESD事件的发生具有偶然性，可能发生在芯片任意管脚之间，因此为了更好的评估芯片的ESD防护能力，在测试时需要尽可能覆盖到所有的管脚。一般说来，芯片的管脚分为输入输出管脚(IO，Input/Output) 、电源管脚(VDD)及接地管脚(VSS)，所以HBM和MM测试应分为三类组合：IO与VDD/VSS之间的测试、IO与I/O之间的测试、VDD与VSS之间的测试。同时，由于静电荷又分为正电荷和负电荷，所以在测试时应该用正电压和负电压分别进行测试。

(1)I/O管脚与VDD/VSS之间的测试

考虑到正负电压的不同情形，I/O管脚与VDD/VSS之间的测试可分为四种模式：PD(positive to VDD) 、ND(negative to VDD)、PS(positive to VSS)、NS(negative to VSS)，下图分别展示了这四种不同测试模式下的接线情况。以PD模式为例，该模式模拟的是带正电的人体或者机器接触到IO管脚，若此时芯片的VDD管脚正好接触到地面时，在I/O管脚与VDD管脚之间就会形成放电通路。在测试PD模式时，IO管脚需要施加正电压，此时VDD管脚应该接地，同时其他管脚应该浮空。

(2)I/O与I/O之间的测试

当IO与IO之间进行测试时，应当将VDD和VSS管脚浮空，同样考虑到正负电压的不同情形，在待测的I/O管脚上施加正电压或负电压，此时其余所有I/O管脚同时接地，测试情形如下图所示。

(3)VDD和VSS之间的测试

在对电源管脚进行测试时，VSS接地，在 VDD上施加正电压或负电压，其余所有IO管脚浮空，测试情形如下图所示。

在测试过程中，一般需要进行多次测试。测试完成后，以测试通过的最大电压作为芯片的防护等级。业界对于HBM等级的要求一般为2000V，部分高压芯片可能有更高的要求。对MM的要求一般为200V，通常是HBM的十分之一。HBM和MM放电的持续时间较长，释放能量较大，因此通常会造成栅氧击穿、源漏穿通等现象。

3.2CDM测试方法

由于在放电形式的不同，CDM的测试方法也不一样，通常采用单端测试。

CDM现象是由芯片自身存储的静电荷发生转移产生的，所以测试时需要两个步骤，首先是对芯片进行充电的过程，再是芯片进行放电的过程。以Р型衬底的器件为例，由于Р型衬底往往与VSS管脚相连，此时可以用对 VSS 管脚充电的方法对衬底进行充电，如下图所示。当充电完成之后，在测试时使其他被测管脚直接接地进行放电即可。同样地，在CDM测试中需要对每一个管脚都进行测试。

CDM模式放电持续的时间较短，产生电流的峰值很高，因此释放的能量会相对集中，通常会导致栅氧化层的针孔状击穿。

3.3IEC测试方法

IEC测试采用的测试仪器是电子枪，采用接触放电进行测试时，将电子枪口对准待测器件接口来注入电流。空气放电一般很少使用，对于一些不能直按按触的系统则需要使用空气放电的方法。

3.4TLP测试技术

基于HBM、MM和CDM等模型的ESD测试都属于通过型测试，测试的结果只能得出芯片是否通过某一特定测试电压的结论，并不能获得测试过程中芯片性能的变化或其它测试数据。但是在ESD防护方案设计过程中，需要一些详细的数据作为参考。为了获得这些信息，现阶段使用更多的是传输线脉冲测试(TLP)技术。

在实际测试时，脉冲发生器会对待测器件两端释放脉冲，同时使用测量探头和示波器对待测器件两端的电学参数进行捕捉，获得瞬态波形。之后取瞬态波形的70%-90%时间段内的平均值作为I-V曲线上的点，之后系统会对在DUT两端施加电压来测量漏电流，以此来判断DUT是否失效；之后施加系列递增的脉冲进行测量，当漏电流曲线发生明显偏移时测量停止，此时就能获得器件完整的I-V曲线，如下图所示，漏电流发生明显变化的点所对应的电流值即为DUT的失效电流(It2)。It2衡量的是器件的鲁棒性，是需要获得的关键数据之一。

常规TLP测试使用的脉冲波形的脉宽为100ns，上升沿时间为10ns。随着TLP测试系统的进步，脉宽逐渐实现了从微秒到纳秒范围的变化，上升沿也实现了从皮秒到纳秒的改变。一般将脉宽低于10ns的TLP称为VFTLP(Very-Fast Transmission LinePulse)，用来模拟极短脉宽下的ESD现象，可以作为器件CDM模型的测试方法

3.5失效判定方法

(1)漏电流

在每次施加测试电压之后，对DUT两端施加直流电压来测量漏电流的大小和变化情况，以此判断是否损坏。若漏电流超过1uA或者比前一次测量结果增大了两个数量级，即可视为器件失效。

(2)I-V曲线偏移

除了以漏电流来判定之外，还可以采用I-V曲线的偏移来判定。在每一次施加ESD脉冲之后，测量相应管脚的I-V曲线在测试前后是否发生明显的偏移，若有明显的偏移则为失效。

(3)功能测试

要判定器件是否确实产生了ESD失效，最可靠的方法是测试遭受ESD冲击的器件的功能，观察是否依旧能满足各项指标。但是，ESD冲击并不一定会直接对产品性能造成损坏，而是会导致一些潜在的失效，这些潜在的失效通常需要很长的时间才能显现出来，因此这种失效判定方法需要结合其他的失效判定方法，才能更准确地评估器件的ESD防护性能。

4.常用ESD防护器件特性分析

4.1二极管

在集成电路ESD防护中，因为带来的寄生效应少并且正向导通电阻小，二极管是最常用的结构之一，在实际使用过程中通常与电源钳位单元进行搭配。作为ESD防护器件的二极管通常有三种类型，如下图所示。其中N+/P-well型二极管常用来防护IO和VSS管脚之间的ESD事件，因为P-well通常要与VSS相连，而P+/N-well型二极管常用于IO和VDD之间，N-well/P-well型二极管则较少使用。

二极管的I-V曲线如下图所示，分为正向和反向两个部分。当二极管正向使用时，若所加正向电压较小，此时PN结尚未导通，正向电流很小仅有uA级别，这种很小的正向电压称为死区电压。当所加正向电压超过某一个值后，PN结导通，正向电流增大到mA级别。当二极管反向使用时，若所加反向电压较小，此时的反向电流较小，当所加负向电压增大到超过二极管的反向击穿电压后，PN结会发生雪崩击穿。

4.2MOS管

由于工艺兼容性好且结构简单，MOS管也是常见的ESD防护器件之一，作为ESD防护器件时利用的是其寄生三极管，结构上通常有栅极接地的NMOS(GGNMOS)与栅接电源的PMOS(GDPMOS)，如下图所示。

如下图所示，与二极管不同，MOS管的I-V曲线具有回滞(snap-back)特性下面以GGNMOS为例，分析其工作原理。当ESD电压小于寄生三极管集电结的反向击穿电压时，NMOS处于关闭状态；当ESD电压增大到超过反向击穿电压时，阱内将产生大量的电子空穴对，电流流经阱电阻时形成压降；当压降超过三极管发射结的开启电压时，寄生三极管导通，形成低阻的电流泄放通路并出现snap-back特性。当负向ESD脉冲施加在漏极上时，GGNMOS相当于一个正向二极管结构，同样具有泄放ESD电流的能力。

与GGNMOS相比，GDPMOS的电流泄放能力相对较差，在需要达到相应防护等级需求时会占据更多版图面积。因此，在芯片的 ESD防护中通常使用GGNMOS而不是GDPMOS。

4.3 SCR(Silicon Controlled Rectifier，可控硅)

在ESD防护器件中，SCR的单位面积鲁棒性最高，且具有导通电阻小、泄流能力强等特点，因此经常被用于各种ESD防护方案中。SCR的结构如下图所示。该结构在防护正向ESD脉冲时有从阳极到阴极的SCR通路，在防护负向ESD脉冲时有P-well/N-well二极管通路。

SCR的I-V特性曲线和GGNMOS类似，同样具有回滞的特性。从内部等效电路看，SCR可以等效由PNP和NPN两个寄生晶体管构成：其中阳极P+、N-well和P-well分别作为寄生PNP的发射极、基极和集电极，N-well、P-well和阴极N+分别作为寄生NPN的集电极、基极和发射极，这两个寄生晶体管相互作用形成正反馈环路。正常工作状态下，SCR处于关闭状态。当阳极出现高于N-well/P-well反偏结雪崩击穿电压的ESD电压时，N-well/P-well 结反向击穿，由此产生的电子空穴对形成电流流过阱电阻并形成压降。当该压降超过发射结开启电压时，两个寄生三极管相继开启，相互作用进入正反馈模式，阱内出现的强烈的电导调制效应，使SCR结构的电阻大幅度下降，进入深回滞状态，因此，SCR器件的维持电压通常只有2V左右，这比大多数工艺平台的工作电压要低，直接用作ESD防护器件则很容易造成门锁效应的产生。同时，由于两个阱的掺杂浓度很低，导致反偏结的雪崩击穿电压较高，SCR的触发电压往往也很高，超过16V。因此，虽然SCR的单位面积鲁棒性很高，但是高触发电压、低维持电压的缺陷使这种传统SCR的应用范围大大受限，在实际应用中通常需要进行一定的优化。

随着工艺制程的不断推进，集成电路的正常工作电压在慢慢变小，低维持电压给SCR带来的限制在逐渐缓解，降低触发电压正逐渐转变成SCR的研究方向。