电子系统的完整PDN路径也包含了芯片级PDN、封装级PDN与PCB级PDN三部分。无论是封装级PDN还是PCB级PDN，电源分配网络(Power Delivery Net，PDN)均是一个复杂、庞大且至关重要的网络，所有的器件或芯片都是通过电源配送网络提供电源供给，因此对电源分配网络的设计不单单只需要考虑简单的芯片供电问题，而是要全面地去考虑PDN设计对系统性能的影响。
系统级封装的不断发展与PCB结构的复杂化，系统中出现多个电源/地平面结构及层的分割、大量过孔与焊盘的出现、系统时钟频率的不断提升、芯片供电电压的降低以及供电轨道上存在的不理想性，使得PDN提供给芯片的电压不再是一个稳定的值，而是存在一定的波动，如下图所示。引发的电源噪声会导致电源电压纹波过大，造成器件误触发，增加误码率等问题;过量的地弹噪声还会影响信号波形质量，增加边缘辐射，使设备电磁兼容性能恶化。
1.PDN噪声形成机理
电源分配网络(Power Delivery Network，PDN)是从电压的供给端开始直至芯片内晶体管消耗电能为止形成的通路上的所有互连。PDN中主要的噪声来源有以下三种：(1)集成电路芯片内的晶体管数量庞大，在同时开断时产生的噪声，即为同时开关噪声(SSN)。(2)在数字集成芯片开关过程中在其输出端产生的谐波分量。(3)DC/DC开关电源或外部电源产生的低频纹波噪声。
其中，在PDN中最严重的噪声源就是同时开关噪声(SSN)，高速数字电路中的数字集成电路工作时，其内部的晶体管在不断的导通和截止，因此不断地有电流从电源流入晶体管或从晶体管流入地线，如下图。
晶体管同时翻转形成的瞬变电流会在PDN路径上的感性阻抗处形成交流压降，从而引发的噪声便为同时开关噪声(Simultaneous Switching Noise，SSN)，又称为△I噪声，噪声波动电压可表示为：
其中，N为同时开关的晶体管数量，L为PDN的寄生电感，dI/dt为电流变化率。
归根结底，PDN上噪声问题是由于PDN互连上存在的寄生电感与寄生电阻引起的，由于器件工作电压越来越低，留给系统设计的阈值越来越小，对PDN的设计需求也越来越多。SSN噪声的危害可概括为以下四点：(1)影响芯片自身正常工作，大量的开关同时翻转时，就会有大量的电流流过PDN上的寄生电感与电阻，造成芯片电源引脚处电压纹波过大，影响芯片自身工作。(2)影响同一PDN上其它芯片的正常工作，一个芯片产生的SSN噪声将沿着PDN传导，从而使其它芯片工作异常，发生错误。(3)同时还会通过串扰耦合到其他PDN路径上，引发电路误触发。(4)电源/地平面间传播的SSN在传播至PCB板边缘时，产生边缘辐射。
SSN引起的瞬变电流与芯片的供电电源的PDN阻抗以及同时开关晶体管数量紧密相关，高密度封装中高性能处理器由SSN引起的瞬变电流可高达2A～5A。若PDN设计不理想，回路电感过大导致PDN的阻抗过高，引起的电压波动噪声和电磁干扰，将严重影响系统的工作性能。
2.完整PDN路径
PDN是从电压的供给端开始直至芯片内晶体管消耗电能为止形成的通路上的所有互连。PDN的基本结构示意如下图所示，电源供给开始于PCB板级的稳压模块(VRM)，依次经过去耦电容器、过孔、板级电源/地平面然后通过封装焊球后进入封装级PDN，封装级PDN包含有焊球、键合线、电源铜带、过孔、中频退耦电容等结构，最终进入到芯片级PDN内，芯片级PDN包括片上去耦电容与片上供电网络。对PDN的设计是从DC开始一直到GHz甚至十几GHz范围内的宽频带，其中，PCB板级PDN设计作用频段最低，其次是封装级PDN设计，芯片级PDN设计的作用频率最高。
VRM对PDN阻抗的作用频率最低，一般在DC~10kHz频率范围内可依靠VRM来保证稳定的电压供应；下一频段范围是10~100 kHz，去耦电容器等大电容决定了这一频段的PDN阻抗值，通常在高于稳压模块作用频段时为PDN提供低阻抗；下一较高频段是板级PDN设计的作用频率，大约由100kHz至100MHz，是电路板平面和多层陶瓷贴片电容器(MLCC)可以发挥作用的频段。由于芯片封装电感和芯片互连的影响制约了板级PDN设计的作用频段,因此片上电容决定了最高频率时PDN的阻抗值，同时在最高频率时也只有对片上电容进行设计才可满足低阻抗要求。
在高速数字系统中，电源的供给是由稳压模块来完成的，随着电路板上芯片数量与种类的增加，在同一系统中所需的电源电压种类也越来越多，芯片的内核电压与IO电压也不相同，如：5V、3.3V、2.5V、1.8V、1.5V等等。繁杂的电源电压就需要多个稳压模块来调节提供不同的参考电压。目前稳压模块中最为广泛使用的是非隔离式的buck型DC/DC变换器。稳压器中的开关管与续流二极管都是极易产生噪声的器件工作频率的升高会使得稳压器中的回路增益下降，因而使得稳压器的输出阻抗增加通常在实际工程中，都会在稳压器的周围并联数个电容器以降低稳压模块的输出阻抗，从而达到减小输出纹波的要求。
3.PDN设计目标
从芯片—PCB板—系统的不同角度看待电源完整性问题，需要满足的目标即：(1)保证芯片能够获取到干净、稳定的电压。(2)为PCB上信号提供一条低阻抗和低噪声的回流路径。(3)避免过量的电磁辐射发射。
PDN 设计的首要目标是使PDN互连上产生的电压降小于芯片电压的纹波要求，以保证芯片能够正常工作。不同芯片的电压纹波要求不同，一般为理想电压的±5% ~±10%，具体指标应参考芯片手册中对电压纹波的要求。目标阻抗法是对PDN设计最简便和有效的方法，建立如下图所示简单PDN路径以说明对PDN阻抗的要求。
目标阻抗法是以欧姆定律为基础的，当变化的电流I(f)在PDN上流过时会在PDN阻抗上产生一个压降，这个压降的大小为：
其中，V(f)为产生的电压降，其值与频率相关，I(f)为芯片工作时的电流，Z(f)为此PDN路径上的阻抗。稳压模块可提供稳定的电压，但这一电压经过PDN互连后无法被芯片获取到，且PDN互连阻抗与频率成正比，因此电子系统的工作频率提高后，面临的电源完整性问题愈发严峻。
为了保证芯片的电压能够满足要求，就必须保证PDN的阻抗在某一最大值之下，将这个最大值定义为PDN的目标阻抗：
其中，V目标表示芯片的电压噪声波动范围，VPDN表示变化的电流在PDN互连上的引发的噪声压降，I(f)表示芯片工作时的电流，ZPDN(f)表示PDN的实际阻抗值，Z目标表示PDN能容许的最大阻抗，即目标阻抗。在进行电源完整性设计时，如果可以保证PDN阻抗在全频段范围内小于目标阻抗，那么在瞬变电流最大的情况下仍然可以保证芯片电压满足阈值要求，但对PDN阻抗的设计要求并不是PDN阻抗越小越好，一味地追求过小的PDN阻抗，会导致过度设计，使设计成本增加。综上，PDN设计的目标就是使PDN阻抗值小于但不远小于目标阻抗，这也是PDN设计中最根本的指导原则。
为了能够从直流到高频范围内均保证PDN阻抗小于目标阻抗，设计的第一步就是确定目标阻抗大小，目标阻抗可通过下式确定：
其中，V供电电压为特定PDN路径上的芯片的工作电压大小；I最大瞬变为芯片的最大瞬变电流，其值可在芯片手册中查询，在未知的时可由最大工作电流进行估算；α%为芯片电压纹波可容忍变化最大值，可在芯片手册中查询，其典型值为2.5%或5%。如下图所示为某时钟芯片所在PDN阻抗曲线，图中红色曲线为阻抗曲线，虚线为该线网的目标阻抗，超出目标阻抗的部分为不满足要求的频段，应对其进行重新设计。
4.封装级与PCB板级电源/地平面对建模研究
4.1电源/地平面理论模型
PDN的各个组成部分中，电源/地平面对是面积占比最大的一部分，无论是封装中的电源/地平面结构还是PCB板级电源/地平面结构均对PDN性能有较大影响，虽然电源/地平面结构可以起到屏蔽、为信号提供返回路径及高频去耦的作用，但形及的谐振腔产生的谐振效应会恶化电磁性能。当谐振模式被激励时，电源/地平面不仅无法起到有效去耦的效果，还会成为封装和PCB板中最重要的噪声源，同时也是引发边缘辐射的发射源。除此之外，谐振腔中传播的电磁波还会与临近电路或传输线产生电磁耦合，因而电源/地平面形成的电磁谐振腔的特征是电源完整性中需要重点分析的问题。
为了分析电源/地平面的谐振情况，建立了如下图所示的谐振腔模型，用一对理想的平面对来模拟电源/地平面，模型中两平面的长度为a，宽度为b，平面间介质厚度为d。假设理想平面对的长和宽尺寸均远大于介质厚度d，而且d远小于波长。对于板级和封装级模型来说，这个假设都是成立的。
电源/地平面结构形成的腔体上下两平面都是金属板，因此可以将上下两平面看做是理想电壁(PEC)，腔体四周为填充介质，因此可以看做是理想磁壁(PMC)，平面对间介质的磁导率为μ、介电常数为ε。可以假设建立的模型为一个波导系统，而波导系统一般都是高通的。波导系统内的模式是否可以传播取决于频率是否高于该模式的截止频率。高次模一般是在频率很高的时候，或者遇到不连续点时才会被激发。当电磁波传播至电源/地平面结构边界时，不再连续的电磁场导致反射发生，多次反射的同时将会有一部分电磁波由边缘泄漏，同时谐振现象出现。
谐振情况可由平面上对应位置处的阻抗矩阵Z来表示：
此处(xi，yi)和(xj，yj)是端口位置的坐标，m和n是平面的传输模式，为了保证计算合理，m与n都是有限的。Zij(w)是一个综合的阻抗；电源/地平面的谐振频率是固有存在的，主要由电源/地平面结构的尺寸、介质的介电常数以及介质厚度决定，电源/地平面结构的谐振频率特性由下式给出：
其中，fmn表示平面腔的谐振频率；μ为自由空间导磁率；ε0为自由空间介电常数；εr为介质相对介电常数；m和n表示x，y方向上的谐振模式；a和b是电源/地平面的长和宽。电源/地平面谐振腔存在的谐振模式是固有存在的，是否会危害系统性能取决于谐振模式是否被激励，若腔体的谐振模式被激励，就会产生出噪声，引起电源电压波动。
4.2电源/地平面参数对PDN性能影响分析
为了分析电源层与地层之间介质层厚度以及谐振腔尺寸对PDN阻抗的影响，建立四层电路板模型，分别仿真不同情况下的PDN阻抗。
4.2.1电源/地平面间介质厚度对PDN阻抗的影响
建立如上图所示四层PCB板，电源/地层之间介质的介电常数为4.4，PCB板尺寸为113*52mm，分别设置电源层与地层之间介质厚度d为0.1mm，0.5mm，1mm。在电源层与地层之间添加仿真端口，仿真介质厚度d不同时端口处的阻抗情况，如下图所示。
图中红色曲线为介质厚度为0.1mm处的PDN阻抗，蓝色曲线为介质厚度为0.5mm处的PDN阻抗，绿色曲线为介质厚度为1mm处的PDN阻抗。仿真结果表明当电源/地层间介质厚度越厚时，平面间阻抗越大，越难保证满足PDN目标阻抗要求。在PCB层叠结构设计中可综合考虑产品成本与性能要求，优先选用较薄的基板。
4.2.2PCB尺寸对PDN谐振的影响
分别建立如上图中所示PCB板，两板均为四层结构，电源/地层之间介质厚度为0.1mm，介电常数为4.4，上图(a)中PCB板尺寸为113*52mm，上图(b)中PCB板尺寸为85*67mm。除电路板尺寸外其他参数均相同，仿真计算两电路板电源/地平面之间形成的谐振腔中存在的谐振模式。
上图所示为PCB板A存在的谐振模式，板A分别在0.6200GHz、0.6206GHz、0.6207GHz、1.243GHz处出现谐振情况。下图所示为PCB板B存在的谐振模式，板B分别在0.8231GHz、0.8233GHz、1.0421GHz、1.0438GHz、1.0440GHz、1.3304GHZ处出现谐振情况。对比板A板B情况发现，无论是谐振模式数量还是谐振频点两板均不相同。在PCB设计中，复杂的布局走线也会导致谐振情况改变，仅依靠设计经验无法对特定设备进行分析，借助仿真手段可在设计初期对PCB板层间谐振效应进行分析。
5.去耦电容特性研究
电容器是高速电路设计过程中经常出现的一个基本元器件，它的原理与构造非常简单，但扮演着非常重要的角色。不同类型的电容器可以起到消除噪声、滤波、为信号提供返回路径等作用。电容在高速高密度电路系统中可以起到以下三点作用：(1)储能作用，芯片引脚附近的储能电容可以满足高速芯片的能量需求。(2)提供低阻抗的回流路径。(3)滤波作用，可以将不需要的频段的噪声滤除掉。
5.1去耦电容的频率响应特性
电容器有着诸多优点，在电路设计中可以解决很多问题。理想电容器的阻抗与频率成正比关系，但实际工程中由于材料、封装工艺等方面带来的寄生参数，并不存在理想电容，这些寄生参数会影响到电容器的去耦效果，且在工作频率越高时影响约严重。如下图为考虑寄生参数后的实际电容器等效电路结构，其中，ESL(Effective Series Inductance)表示等效寄生电感，ESR (Effective Series Resistance)表示等效寄生电阻。
实际电容器可用一个理想电容器与它的ESL和ESR的串联组合模型来表示，可以将这个模型看为一个RLC串联谐振电路。RLC电路的阻抗和谐振频率分别为：
实际电容器的等效RLC串联谐振会在某一频率值f0处发生谐振现象，将这一频率值f0称为电容器的自谐振频率(Self-Resonance Frequency)。理想电容器的阻值随着频率的升高线性减小，而实际电容器的阻值由于寄生参数的存在与频率成非线性关系。在自谐振频率f0处，电容器的阻值最小，大小与等效寄生电阻相等；当频率小于自谐振频率时，电容器的阻抗随着频率的升高而减小，此时电容器呈容性；当频率高于自谐振频率f0时，电容器的阻抗随着频率的升高而增大，此时电容器呈感性，如上图所示。因此为了取得更好的去耦效果，应在实际电容器呈容性的频率范围内使用，才能起到良好的去耦效果。
实际电容器的阻抗会受到等效寄生电感、等效寄生电阻及自身容值的影响，如上图为改变C，保持ESL与ESR不变时电容器阻抗的变化，可以看出随着容值C的增大，自谐振频率越来越小。改变ESL，保持C与ESR不变时电容器阻抗的变化，可以看出随着等效寄生电感ESL的增大，自谐振频率越来越小。在实际去耦网络设计中，单个电容器往往难以达到设计目的这时便需要通过多个电容器并联以达到去耦效果。实际电容器的并联特性与电容器参数相关。
若单个电容器的电容值为C、其等效串联电感为ESL、等效串联电阻为ESR，则n个电容器并联后的结果为：
当多个相同电容器并联后，谐振频率并没有发生改变，下图中分别为单个电容器、2个相同电容器并联、3个相同电容器并联的阻抗曲线。可以看出随着并联个数的增多，电容器的谐振频率未改变。
而当多个不同的电容器并联时，会在原谐振频率中间出现一个阻抗峰值，这个阻抗峰值对应的频点称为反谐振点，如下图所示。
5.2去耦网络分析与设计
对PDN的设计与对信号路径的设计不同点在于，对信号路径的某一设计可应用于相同类型与带宽的类似系统中。而在不同的系统中，PDN的特性取决于PDN上各部件之间的相互作用，芯片所需供电电压、器件对电压纹波的容忍度、电压轨道上的值都不尽相同，目标阻抗的要求也千差万别。
在高速系统的设计过程中，硬件设计工程师通常都会在芯片附近添加去耦电容器，但是对去耦电容器的添加规则去没有进行仔细分析。不同容值与封装的电容器起作用的频带范围不同，不同的电容器组合效果也不相同，对频率较高的电路应该进行详细设计，才能起到最好的效果。
为了更加清晰的说明去耦网络的设计方法，通过一个具体案例来说明。某芯片的内核电源电压为1.2V，电压纹波允许的波动范围为10%，最大瞬态电流为205mA。对此芯片进行去耦网络设计的步骤为：
(1)计算被去耦芯片的目标阻抗：
(2)确定VRM作用频段范围。VRM的最高作用频率即为去耦电容网络设计需要保证的最低频率，VRM的作用频段与具体使用的型号相关，通常为DC~几百kHz。这里假设VRM起作用的最高频率为100kHz，在100kHz以下，VRM即可保证稳定的电压供给。
(3)计算低频电容容值。当工作频率小于电容器的自谐振频率时，电容器的阻抗随频率的升高而减小，因此去耦电容器起作用的最低频率与电容器的最高阻抗相对应。起作用的最低频率即为100kHz，最高阻抗即为目标阻抗，因此电容容值可计算为：
(4)计算低频电容的最高作用频率。当工作频率高于电容器的自谐振频率时，电容的阻抗随着频率的升高而增大。假设此电容器的等效寄生电感为5nH，则可计算出此低频电容的最高作用频率：
即此去耦电容器可在100kHz~18.62MHz之间保证PDN的阻抗小于目标阻抗要求。
对于更高频率的需求，可按照相同步骤计算电容容值，但应该注意到，随着频率的升高，电容的寄生电感值对阻抗的影响越来越大，在频率高于100MHZ以后，由于寄生电感的影响，板级设计已经不能满足目标阻抗要求，要通过片上去耦电容来解决。
5.3去耦电容在电路板上的安装
通过分析可知电容器的等效寄生电感会严重影啊到电容的去耦效果，而实际PCB设计过程中，电容器自身存在“固有电感”对电容器性能的影响占比很小，大部分寄生电感均是电容器在PCB板上装连时引入的。因此际了合理设计电容去耦网络之外，去耦电容在电路板上的安装也很重要。
如下图所示为四层PCB板上电容器为芯片提供去耦示意图，田电容器在PCB板上装连引起的等效串联电感可分为四部分：(1)电容器焊盘至过孔之间表层走线与电源/地平面形成的腔体顶层之间的回路电感，下图中标示1。(2)电容器正负极连接至电源/地层时过孔间的回路电感，下图中标示2。(3)电容器过孔至芯片过孔之间形成的扩散电感，下图中标示3。(4)芯片引脚、焊球与电源/地平面形成的腔体顶层之间的回路电感，下图中标示4。
电容器的表层走线电感可通过下式计算：
过孔对之间的回路电感可通过下式计算：
电容器过孔到芯片过孔之间的扩散电感可通过下式计算：
其中，h1为表层走线与腔体表面之间的距离；l走线为表层走线的长度；W走线为表层走线的宽度；lc为电容器的长度；wc为电容器的宽度；s为电容器两过孔的中心距；D为过孔的直径；h2为电容器过孔到芯片过孔之间介质的厚度；B为电容器过孔到芯片过孔的中心距。
由上式可以看出，若想减小电容器表层走线与腔体表面之间形成的回路电感，就应该增大走线的宽度、减小表层与地层之间介质的厚度或者尽量减小走线距离；若想减小电容器过孔之间的回路电感，应增加过孔的直径，减小过孔的高度或减小两过孔间的距离；若想减小电容器过孔与芯片过孔之间形成的扩散电感，同样应该减小介质的厚度，增加过孔的直径，同时应尽量减小电容器到芯片的距离。
综合以上分析，使得去耦电容器装连电感最小的方法就是尽量靠近被去耦的芯片、尽可能地增大过孔的直径、减小介质的厚度，同时应该尽可能地减小表层走线长度、增加线宽。
表层走线长度与去耦电容过孔的放置位置有关，如下图所示为去耦电容的几种放置方法。第一种方法是从电容器焊盘引出很长的一段走线之后再打过孔，这种情况会引入很大的走线回路电感，所有的设计中都应该避免这种做法。第二种方法是在电容器焊盘的两个端点紧邻焊盘处打孔，这种方式引入的走线回路电感小于第一种，总的寄生电感相应也较少，在设计中是可以接受的做法。第三种方式是在电容器的同一侧打两个过孔，这种方式进一步地减小了回路电感，是更加可取的。第四种方式是在电容器的两侧都打两个过孔，这种方式相当于将电容器分为了两个电容的并联，并联使得寄生电感更小了，在空间允许的时候，应采取这种做法。最后一种是直接在电容器的焊盘上打过孔，虽然寄生电感最小，但对焊接的要求最高。
